5322946 liangkangnan 1578984522
一个从零开始写的极简、非常易懂的RISC-V处理器核。
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FPGA&VerilogHDL应用设计教程,包括课程思维导图、各章实例、各实验源码、综合实验例程。
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玉衡是一款从零开始写的 RISC-V 内核的处理器,基于 Verilog 硬件设计语言实现,五级流水线设计,支持 RV32IMFD 指令集,支持中断,支持 RT-Thread Nano 3.1.5
Verilog
3 months ago
8241888 xiaowuzxc 1640229265
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Verilog编写的RISC-V处理器,支持RV32IM指令集,机器模式,单周期指令,哈佛结构,AXI4-Lite总线。MCU级别的处理器,麻雀虽小,五脏俱全。riscv有无限可能,未来将不断完善,大家的支持是我前进的动力。
Verilog
12 days ago
12 mirrors 1578989292
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lowRISC 目的是开发一个完全开放的硬件平台,从处理器到开发版
Verilog
almost 2 years ago
8541732 xiaoqiangshijie 1645186461
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原创stream_core处理器核,持续更新中
Verilog
22 days ago

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