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yhp / iverilog_module

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yuanhongping 提交于 2020-06-07 23:36 . add js
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cp: 不会以'./module/.bcdcbt/tb.v' 覆盖刚创建的'./sim/tb.v'
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tb_voter.v:36: Module tb was already declared here: tb_idata.v:3
vfile.v:1: syntax error
I give up.
wave: Unable to open input file.
Verilog
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