very small single circle riscv cpu

介绍

完全按照《计算机组成与设计：硬件/软件接口》（Computer Organization and Design: The Hardware/Software Interface） RISC-V EDITION 第四章前半部分单周期 CPU 实现，线路图和端口命名基本一致，支持 add, sub, or, and, ori, lw, sw, beq

需要的软件

iverilog
gtkwave (option)

方便查看 markdown 的软件及顺手的编辑器

测试仿真

make
gtkwave test_alu_top.vcd

测试使用的指令在 test_8_Instr.txt 中，其 16 进制文件在 test_instr.dat 中，可以在 https://venus.cs61c.org 上运行仿真来对照结果，使用顺手的 Markdown 工具来查看生成的 test_cpu.md以便于对照

其他

利用综合工具 yosys 来综合，测试一下生成 RTL 级别原理图

yosys -p "prep; show -stretch -prefix alu.v -format dot" ./src/alu.v
dot -Tpng ./alu.v.dot -o ./image/alu.png

扩展及测试

在扩展支持的 CPU 指令集到更多指令 (如完整实现 rv32i) 后，可以使用完整的 RISC-V Architecture Test SIG 来测试，其他奇奇怪怪的测试可以基于 RISC-V GNU Compiler Toolchain 的 riscv64-unknown-elf-xxx (gcc, gdb, as, objdump 等完整工具链) 来生成及测试

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