一个从零开始写的极简、非常易懂的RISC-V处理器核。
Verilog编写的RISC-V处理器,支持RV32IMZicsr指令集,2级流水线,哈佛结构,AXI4-Lite总线。MCU级别的处理器,麻雀虽小,五脏俱全。riscv有无限可能,未来将不断完善,大家的支持是我前进的动力。
Tinyriscv简单易读,原作者文档优秀,这里将tinyriscv移植到基于国产FPGA(安陆EG4S20)的开发板荔枝唐上。此编译链将整合RISCV编译链,x86 TCC编译器(win侧工具开发),iverilog仿真环境,等等。
后续增加vexriscv,及SpinalHDL相应环境。