逐次逼近型SAR ADC使用广泛,本工程使用模拟元件与FPGA搭建SAR ADC电路模型,帮助初学者用一个实际案例来学习。
RISC-V CPU with 5-stage pipeline, implemented in Verilog HDL.
STLINK_JLINK_DAPLINK_Debugger
一个采用32 位RISC-V 指令集,覆盖整数基础指令的单周期 CPU 设计。
同时实现用C语言编写小程序,覆盖到CPU所支持的大部分指令,将c语言程序交叉编译为RISCV汇编源码,使用模拟器转为机器码并在CPU中执行,得到正确结果。
毕业设计:基于ZYNQ7020 的帧差法运动目标检测
本项目采用黑金AX4010,OV5650,AN430,蓝牙HC05实现
取自路科验证V2Pro-UVM入门进阶实验lab5源码
著名仿真软件iVerilog的小助手~目前小助手已经更新到2022版本,该版本优化了糟糕的操作逻辑,修复了一些史前遗留的Bug,祝大家玩的开心。