5322946 liangkangnan 1578984522
一个从零开始写的极简、非常易懂的RISC-V处理器核。
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玉衡是一款从零开始写的 RISC-V 内核的处理器,基于 Verilog 硬件设计语言实现,五级流水线设计,支持 RV32IM 指令集,支持中断,支持 RT-Thread Nano 3.1.5
Verilog
11个月前
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lowRISC 目的是开发一个完全开放的硬件平台,从处理器到开发版
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3年多前
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Ethernet interfacing and packet processing on FPGAs, starting from a minimum functionality MAC layer design.
Verilog
6年前

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