利用xdma ip 实现了pcie传输视频数据上传到pc,实现了qt显示视频数据
大二计算机组成原理课设,使用Verilog硬件描述语言实现MIPS处理器基本功能,包括MIPS单周期处理器、MIPS多周期处理器以及简单的中断设计
Zhou Fan (范舟)
This project is a RISC-V CPU with 5-stage pipeline implemented in Verilog HDL, which is a course project of Computer Architecture, ACM Class @ SJTU.
基于ZYNQ实现了软硬协同的硬件加速器系统,实现对于LeNet-5卷积神经网络识别MNIST手写集的加速。PL端实现卷积层、池化层、全连接层的并行加速,PS端实现验证测试流程的控制。两者通过AXI总线连接,实现控制信识别结果的传递。
西安交通大学FPGA专题实验
数字钟和出租车计价器